verilog移位寄存器（用Verilog HDL编程设计8位左右移移位寄存器电路）

本文目录

• 用Verilog HDL编程设计8位左右移移位寄存器电路
• verilog8位并行输入串行输出移位寄存器程序
• 用verilog生成一个8位的具有同步清零的左移移位寄存器
• 移位寄存器 verilog代码
• 用verilog 设计一个带使能端的、具有同步置位控制的、4位加法计数器
• Verilog如何用移位操作符“<<“或“>>“来实现串并4bit数据的串入并出
• verilog 移位寄存器跟赋值关系求教
• 关于verilog中，寄存器赋值出现不纯净的跳变

用Verilog HDL编程设计8位左右移移位寄存器电路

module Verilog1(clk,ldn,k,d,q);
input clk,ldn,k;
input d;
output q;
reg d_reg,q_reg;
always@(negedge ldn)
if(!ldn)
d_reg 《= d;
always@(posedge clk )
begin
if(k)
begin//right
q_reg};
end
else q_reg,1’b0};
end
assign q = q_reg;
endmodule

verilog8位并行输入串行输出移位寄存器程序

input clk;
input rst;
input data_in;
output data_out;
reg data;
wire data_out;
always @ (posedge clk or negedge rst)
if (~rst)
data 《= data_in;
else
data 《= data《《1; // 此处先移高位，后低位； 如果先低后高改为：data 《= data》》1;
assign data_out = data

用verilog生成一个8位的具有同步清零的左移移位寄存器

首先 仿真不出来不一定是程序出错 ，可能是你在设置输入波形出错，
你先对程序编译一下 看看有没有错 ，如果没有错 那就是后面的操作错了
1 if(clr=’0’)then if（clr=’0’）then
for i in 7 downto 0 loop 改为 d《="00000000";
d(i):=’0’;
end loop;
2 so《=d(0); 改为 so《=a(0) 没问题了 可以得出仿真波形

移位寄存器 verilog代码

module shift(
in,
clk,
en,
clr,
set,
out
);
input in; //input data
input clk; //input clock
input en; //input enable high enable
input clr; //input clear low enable
input set; //input set :set num of shift bit
output out;
always@(posedge clk or negedge clr) begin: shift_reg
if(!clr) //asychro reset_n low enable
out 《= 8’b0;
else if(en) begin //enable signal
case(set)
3’b0: out 《= in; //no shift
3’b1: out 《= {in};//shift 1bit
3’d2: out 《= {in;//shift 2bit
... ...
//中间这段自己写，要是不会我就撞墙了
default: out 《= in;
endcase
end
end

用verilog 设计一个带使能端的、具有同步置位控制的、4位加法计数器

module count(
input clk,
input rst,
input reset,
input flag_add,
input flag_sub,
output reg sum
);
always@(posedge clk or negedge rst)
begin
if(!rst)
sum《=8’h00;
else if(!reset)
sum 《= 8’h69; //同步置位 数值自己定；
else if(flag_add)
sum 《= sum+1;
else if(flag_sub)
sum 《= sum-1;
end
endmodule
计数器是一种应用十分广泛的时序电路,除用于计数,分频外,还广泛用于数字测量,运算和控制,从小型数字仪表,到大型数字电子计算机,几乎无所不在,是任何现代数字系统中不可缺少的组成部分.
计数器可利用触发器和门电路构成.但在实际工作中,主要是利用集成计数器来构成.在用集成计数器构成n进制计数器时,需要利用清零端或置数控制端,让电路跳过某些状态来获得n进制计数器.
寄存器是用来存放二进制数据或代码的电路,是一种基本时序电路.任何现代数字系统都必须把需要处理的数据和代码先寄存起来,以便随时取用.
寄存器分为基本寄存器和移位寄存器两大类.基本寄存器的数据只能并行输入,并行输出.移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移,数据可以并行输入,并行输出,串行输入,串行输出,并行输入,串行输出,串行输入,并行输出

Verilog如何用移位操作符“<<“或“>>“来实现串并4bit数据的串入并出

恩 移位寄存器的话这里有两个例子，楼主你参考一下
第一个是用位拼接符来做的，在百度上输入“Verilog 串并转换”很容易就查到了，这个是别人的函数，我把名字换成你的，可以直接用到自己的应用中。
module Serial_to_Para(clk,reset,en,in,out);
input clk,reset,en,in;
output out;
reg out;
always @(posedge clk)
begin
if(reset)
out《=4’h0;
else
if(en)
out《={out,in}; //使用连接运算符
end
endmodule
上面那个out《={out};这样就变成了从高位移入，很容易改成双向移位寄存器。
另外一种是比较贴近楼主设计思想的代码例子了，在百度可以搜到，这里放出来你可以参考一下。
module Serial_to_Para(clk,rst,in,out)
input clk,rst;
input in;
output out;
wire out;
reg shiftreg;
always@(posedge clk or negedge rst) // 异步清零
if(!rst)
shiftreg《=0;
else begin
shiftreg《=in;
shiftreg;
shiftreg;
shiftreg;
end
assign out=shiftreg;
endmodule
猜测一下，楼主想要使用“《《”运算符是为了达到D触发器级联实现串并转换的效果对吧？如果是的话那么第二个例子刚好是这个了。对于你的代码中《《操作造成仿真结果不正确的情况，还暂时没分析出来是怎么回事。可以等等看有没有人可以帮到你。如果只是需要找到替代算法的话，希望上面两个例子可以对你有帮助。

verilog 移位寄存器跟赋值关系求教

【1】你的理解是对的！你在一个always里面用两次非阻塞赋值，在一个时钟边沿处理同一个变量hx，就成了这样。
【2】你按这个思路想：在hx被赋值以后，先保证hx不再被重复赋值冲掉数据，然后再移位操作。例如，赋值以后加一个使能信号，在使能信号下移位
【3】欢迎采纳！欢迎提问！

关于verilog中，寄存器赋值出现不纯净的跳变

assign语句后的赋值会生成组合逻辑，也就是从b到a会生成一条导线，将他们连接，b的值如果改变，a的值同时也会改变；
a《=b这种赋值方式为“非阻塞赋值”，这种方式是等所在的begin....end块执行完毕后，才会把b的值赋给a，在这之前，a的值仍然保持原值。例如：
假设a中的值为十进制数10，b为15，c为20；
begin
b=a;//b的值立即改变，现在b的值为10
c=b;//c的值立即改变，现在c的值为10
end
但是，以下例子又不同：
假设a中的值为十进制数10，b为15，c为20
begin
b《=a;//b的值不立即改变，现在b的值仍为15
c《=b;//c的值不立即改变，现在c的值仍为20
end
begin块结束后，b被赋给a的值，b为10，c被赋给b的值，c为15。
发现了吗？实际上阻塞赋值生成了一个移位寄存器。